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随着微化程度的提高，元件和布线技术也得到了很大的发展，例如BGA外壳封装的高集成度的微IC，导体之间的绝缘间距缩小到0.5mm，这仅仅是这两个例子。电子部件的配线设计方式，今后PCBA制作过程中的测试能否顺利进行，影响变大。下面介绍几个重要的规则和实用的提示。
通过遵守一定的规程DFT-Design for Testability，可测试的设计），可以大幅削减生产考试的准备和实施费用。这些规程虽然经过多年的发展，但如果采用新的生产技术和元件技术，就必须相应地进行扩展和适应。
随着电子产品的结构尺寸越来越小，目前出现了两个特别引人注目的问题。
一是可接触电路节点越来越少。
第二种，在线测试（Inω63；Circuit？Test）等方法的应用受到限制。
为了解决这些问题，可以采取对应于电路布局的措施，采用新的测试方法和革新的适配器解决方案。第二个问题的解决也涉及使作为以往独立的工程而使用的测试系统承担附加的任务。这些任务包括经由测试系统编程存储器组件、集成的元设备自测试Built-in Self Test、BIST、执行内置的自测试。将这些步骤转移到测试系统，总的来说，产生了更多的附加价值。为了顺利实施这些措施，在产品科学研究开发阶段需要相应的考虑。
1、什么可测试性
可测试性的意思可以理解，测试工程师可以检测作为尽可能简单的方法的元件的特性，以确认是否能够满足期望的功能。简单地说
检查产品是否符合技术规范的方法有多简单？
完成测试程序快到什么程度？
你能发现产品的故障有多全面吗？
访问测试点的方法有多简单？
为了实现良好的测试，必须考虑机械和电气设计规程。当然，要达到最合适的可测试性，需要一定的代价，但是对于整个过程来说，因为有一系列的好处，所以是产品能否成功生产的重要前提。
2、为什么要开发友好的技术
过去，如果某个产品不能在前一个测试点测试，这个问题就简单地转移到了一个测试点上。在正式测试中没有发现产品的缺陷时，这个缺陷的识别和诊断也会简单地转移到功能和系统测试中。
相反，今天人们正在尽快发现缺陷。其优点不仅成本低，而且今天的产品非常复杂，一些制造缺陷在功能测试中可能根本无法检查。例如，预先安装软件和程序设计的构成部件有这样的问题。快闪存储器或ISPs：In-System programmable DevICes系统内的可编程设备等。这些元件的编程必须在开发阶段进行规划，测试系统也必须掌握该编程。
考试友好PCB设计虽然会花点钱，但是考试很难PCB设计的话会花更多的钱。测试本身有成本，测试成本随着测试等级数的增加而增加。从在线测试到功能测试、系统测试，测试费用越来越大。跳过任意一个测试的话，费用会更大。一般的规则是，每增加1级考试费用的增加系数是10倍。通过友好测试PCB设计，可以提前发现故障，可以快速补偿测试友好PCB设计所花的钱。
3、文件资料如何影响可测试性
只有充分利用元件开发中的完整数据资料，才能制作出全面发现故障的测试程序。很多情况下，开发部门和测试部门需要密切合作。文件资料由测试工程师了解零部件的功能，制定测试战略，有无争议的影响。
为了避免缺少文件和不太理解元件功能的问题，测试系统制造商可以依赖软件工具，这些工具可以根据随机原则自动生成测试模式，或者与非矢量方法相比非向量方法仅被认为是一种适当的解决方法。
测试前的完整文件资料中包含了零部件表、PCB设计图数据（主要是CAD数据）和数据表等事务部件功能的详细内容。只有掌握所有信息，才能创建测试向量，定义元素的失效样式，并进行一定的事前调整。
一些机械方面的数据也很重要，例如，组合件的焊接是否良好，以及检查是否需要定位所需的数据。最后，对于快闪存储器、PLD、FPGA等可编程元件，如果在最后安装时不编程，而应在测试系统上编制程序，则也必须知道各自的编程数据。快闪构成部件的编程数据应完全。快闪如果芯片中包括16Mbit的数据，则可以使用16Mbit，从而防止误解并避免地址冲突。例如，如果在一个4Mbit存储器中仅向一个元件提供300Kbit数据，则可能发生这种情况。当然，数据应该准备为流行的标准格式，例如Intel公司的Hex或Motorola公司的S记录结构。大多数测试系统可以在快闪或ISP元件被编程时解密这些格式。上述的许多信息对于元件的制造来说是必要的。当然，在制造性和可测试性之间是完全不同的概念，为了构成不同的前提，应该明确区分。
4、良好可测试性的机械接触条件
如果不考虑机械性的基本规则，即使有电气性非常好的可测试性电路，也有考试变得困难的可能性。很多因素限制电气可测试性。如果试验点不足或太小，则难以接触探针床适配器电路的各节点。如果测试点位置误差和尺寸误差过大，则会发生测试重复性差的问题。使用探针床配器时，应注意试验点的大小及与定位相关的一系列推荐事项。
5、最佳可测试性的电气前提条件
电前提条件对于良好的可测试性与机械接触条件同样重要，两者是不可缺少的。一个栅极电路不能测试是因为启动输入端可能不能通过测试点与启动输入端接触，或者启动输入端可能位于封装盒内，并且外部不能接触，原则上这两种情况不一样，并且不能进行测试。在设计电路时，应注意，在线测试法中检测的元件必须具有某种机制，使得各元件能够电气绝缘。该机构可以通过能够将元件的输出控制为静态高欧姆状态的输入禁止端子来实现。
大多数测试系统可以将一个节点的状态反向驱动到任何状态，但是相关节点首先将该节点带入高欧姆状态，然后ldquo；缓慢地rdquo；添加相应的级别。
类似地，总是通过启动引线从振荡器后面直接断开栅极电路或插件桥接器。启动输入端子不是直接连接到电路上，而是用100欧姆的电阻连接到电路上。各构成部件必须控制独立的启动、复位或导程销。必须避免许多元件的启动输入端子共享一个电阻并连接到电路上。该规则也适用于ASIC元件，这些元件也有引线销，由此能够将输出端子带入高欧姆状态。当元件接通工作电压时可以执行复位时，这对于万用表的复位的开始也非常有用。在这种情况下，元件可以在测试前简单地放置在预定状态。
不使用的元件引脚也应该同样可以接触。因为在这些地方没有发现的短路有可能导致元件故障。另外，不需要的栅极电路随后被用于改进设计，并且可能被改变为电路。因此，同样重要的是，为了保证工作可靠，应该首先测试那些从一。
6、改善可测试性
使用探针床适配器时，改善可测试性的推荐事项
销孔
对角线对齐
定位精度为plusmn。0.05mm （plusmn;2mil）
直径精度为plusmn。0.076/-0mm （+3/-0mil）
相对于测试点的定位精度为plusmn。0.05mm （plusmn;2mil）
离元件边缘的距离至少为3mm
不可通过接触
测试点
尽量做成正方形
试验点间隔尽量为2.5mm
试验点直径至少0.88mm（35mil）
测试点尺寸精度为plusmn。0.076mm （plusmn;3mil）
测试点之间的间隔精度为plusmn。0.076mm （plusmn;3mil）
镀锡、端面可直接焊接
距离元件边缘至少3mm
所有测试点可能都在插件板后面。
试验点要均匀分布在插件板
每个节点至少有一个测试点（100%通道）。
待机或不需要的门电路有测试点
供电电源的多测试分布在不同的位置
构成部件标志
标记字符的相同方向
型号、版本、系列号及条形码的明确标识
构成部品名显示得很清楚，尽可能直接显示在构成部品的附近。
7、快闪存储器以及其他可编程元件
快闪存储器有时编程时间长（在较大的存储器或存储器组中为1分钟）。因此，在这种情况下，不允许其他元件的逆驱动，否则可能损坏快闪存储器。为了避免这样的情况，必须使连接到特定总线的控制线的所有元件处于高欧姆状态。同样，数据总线也必须确保快闪存储器为空，并将其置于切断的状态，以允许下一个编程。
系统内的可编程要素ISP有Altera、XilinX、Lattuce等公司的产品、其他特殊要求等几个要求。除了保证可测试性的机械和电气的前提条件外，还保证了编程和确认数据的可能性。Altera和XilinX元件使用串联矢量格式（Serial VectorFormatSVF），该格式最近几乎发展成工业标准。许多测试系统能够对这样的元件进行编程，将串行矢量格式（SVF）内的输入数据用于信号发生器的测试。这些元素是由边界扫描键（Boundary）来编程的，串行数据格式也被编程。在编译编程数据时，重要的是考虑电路内的所有元件链，不应仅对编程元件恢复数据。
在编程中，自动测试信号发生器考虑整个元件链，并将其他元件连接到旁路模型。相反，Lattice公司请求JEDEC形式的数据，通过通常的输入端子和输出端子并行编程。编程后，数据也用于检查元件功能。开发部门提供的数据应尽量促进测试系统的直接应用，或在简单的转换中应用。
8、关于边界扫描（JTAG）应该注意的是什么。
基于复杂的构成零件构成微细网状物的组件，提供了一点点可以与测试工程师接触的测试点。这种情况也有提高的可能性可测试性。与此相对，使用边界扫描及集成自动测试技术，可以缩短测试完成时间，提高测试效果。
对于开发工程师和测试工程师来说，基于边界扫描和集成的自我测试技术的测试战略肯定会增加成本。开发者需要在电路中使用边界扫描元件IEEE-149.1-标准），设法使与测试数据输入-TDI、测试数据输出-TDO、测试钟频-TCK、测试模式选择-TMS、以及ggf对应的具体的测试销接触。测试重置）。测试工程师在构成部件中制作边界扫描模型（BSDL63；边界扫描描述语言）。此时，需要知道构成部件支持着怎样的边界扫描功能和命令。边界扫描测试可以诊断到读取级别的短路及切断为止。此外，在开发工程师规定的情况下，边界扫描可以通过命令ldquo。RunBISTrdquo;中显示。特别是，在电路中有很多ASICs以及其他复杂的元件的情况下，这些元件不存在通常的测试模型，通过边界扫描元件，能够大幅削减测试模型的制作费用。
每个元件的时间和成本的降低程度不同。在IC的某个电路中，如果需要100%发现，则需要约40万个测试向量，通过使用边界扫描，可以在相同的故障发现率下，将测试向量的数量减少到数百个。因此，边界扫描方法在没有测试模型或接触电路的节点受到限制的条件下具有特殊优势。是否采用边界扫描取决于开发利用和制造过程中增加的成本。费用边界扫描与发现故障的时间、测试时间、进入市场的时间、适配器成本相比，必须尽量节约。多数情况下，将传统的在线测试法和边界扫描法混合到盐业的方案是最好的解决方案。
