logo
今天的CMOS技术可以使一个FPGA元件具有多个I/O接口。另外，近年来，低功耗也成为高速I/O接口的主流概念。降低消耗功率的最有效的方法是降低电压，降低电压的话，I/O接口容许的噪声余量变小。因此，对于FPGA用户来说，需要量化晶片、包装以及PCB环境中的系统级的同步切换噪声（SSN）。
在本文中，系统地介绍SSN，重点介绍FPGA输出缓冲器的SSN。这种噪声通常与输入缓冲器的SSN不同，被称为同步开关输出噪声SSO。本文介绍了系统级SSO的成因，并提出了分级系统级SSO建模方法。同时，说明SSO模型如何与频域及时域测量相关联，提出了一些减少SSO的PCB设计方法。
系统级别SSO的形成机制
磁带FPGA的PCB是包括有源电路的晶片部分、具有嵌入式被动元件的支承线的封装部分、和FPGA外部连接的电路基板部分分开的复杂系统。在这样的系统中，很难澄清晶片内部的噪声特性。因此，对连接到FPGA的PCB走线近端和远端的SSO进行量化是有价值的。SSO：有两个因素导致电源分配网络PDN的阻抗与开关I/O之间的电感测距。
从系统的角度来看，PDN包括晶片级、封装级以及板卡级的元件，这些元件一起向CMOS电路供给电力。当一定数量的CMOS输出驱动电路同时开启时，大电流瞬间流入PDN的感性电路元件，delta？产生I压降。相互连接结构生成球栅阵列封装的电源焊接球或PCB的电源大修等寄生电感。这种快速变化的电流还在电源/接地面之间激发辐射电磁波，电磁波从PCB的平面边缘反射，在电源/接地面之间产生谐振，导致电压变动。
带来SSO的另一重要原因是沿晶片包装/PCB周围产生的电感测距。晶片BGA封装上的焊接球和PCB上的大修均属于莲藕连接的多线结构。每个I/O焊接球和相应的PCB霍尔构成最接近的接地焊接球和接地大修和闭合电路。当多个I/O端口的状态同时改变时，瞬态I/O电流流过这些信号电路。这种瞬态I/O电流还产生时变磁场，侵入相邻的信号电路以引起感应电压噪声。
优秀的SSO模型应该显示SSO的基本形成机制。图1是用于预测PCB中的SSO的层级模型。在晶片级中，需要能够以有限复杂度提供电源线和讯号线上的准确电流分布的输出缓冲模型。在封装级别中，为了简单化，可以使用建模工具分别得到PDN模型和讯号藕合模型，但是应该慎重考虑PDN和讯号藕合模型之间的相互影响。这两个模型连接了晶片包装上的凸起端的输出缓冲模型和焊接球端的PCB级模型。PCB的PDN模型通常包括电源/接地面及其上的大容量/莲藕消除容量，但是PCB的信号莲藕耦合模型包括不同信号层上的莲藕耦合信号的走线。这两个PCB级模型的相互作用出现在PCB维亚阵列中，从这里将诱导串扰引入PDN模型，delta？I噪声相反地降低I/O信号质量。这种分层建模方法合理地保持了模拟精度，并提高了这种复杂系统的计算效率。
图1是FPGAPCBSSO模型的示意图。
透明PCB设计减少SSO
以下，对于搭载了FPGA的印刷电路板，介绍通过SSO发生机制降低SSO的两个基本设计方法。
1.减少感性测距的设计方法
仿真结果表明，晶片封装/PCB接口上的感性莲藕是SSO波形中产生高频尖峰的元凶。一个尺寸是ttimes。如图2所示，d的信号由一个信号通过孔并且最接近的接地孔构成，并且该电路的大小表示感性莲藕的强弱。I/O干扰电路的面积越大，所产生的磁场越容易侵入相邻的被干扰电路。被干扰的I/O信号电路的面积越大，就越容易被其他I/O电路干扰。因此，为了减少串扰和参数t，在设计中必须注意，采用较薄的PCB，并且PCB上的键I/O被从较浅的信号层导出。另外，设计师还可以通过缩短I/O大修与接地大修之间的距离来减少串扰。在图所示的设计中，设计者将一对I/O垫连接到接地面和VCCIO面，以减少与干扰销和干扰销对应的信号电路面积。
图2：信号电路的示意图。
为了评估该方法的有效性，如图3所示，测量了FPGAI/O Bank1和Bank2两次。这两个Bank的所有I/O端口被配置为电流强度为12mA的LVTTL2.5V接口，并且透过50Omega。带状线连接到10pF的电容端子。
图3:I/O Bank1和I/O Bank2的引脚映射图。
在Bank1中，销AF 30是干扰销。在FPGA设计中，W24、W29、AC25、AC32、AE31以及AH31的6个销通过编程被设定为逻辑lsquo。0rsquo;，它们通过孔连接到PCB的接地面。U28、AA24、AA26、AE28、AE305个引脚通过编程被设定为逻辑lsquo。1rsquo;，连接到PCB的VCCIO平面。由于其他68个I/O端口在10MHz的频率上同时发生状态转换，所以是产生干扰的销。为了比较，在Bank2中，W24、W29、AC25、AC32、AE31、AH31、U28、AA24、AA26、AE28以及AE30I/O没有通过编程被设定为接地脚或VCCIO脚，只是空着另68个I/O同时被开关，如图3所示。
通过实验测试，Bank1中的AF 30上的地弹groundbounce比Bank2中的G30减少17%，电压陷阱（power sag）也减少了13%。仿真结果也验证了这种改进。如图2所示，可编程地脚的出现缩短了干扰电路和被干扰电路之间的距离d，因此可以预期SSO的减少。但是，由于晶片封装中的信号电路面积不能减少，所以改善的程度也有限。
2.通过合理的设计减少PDN阻抗
PCB上的介孔VCCIO和接地销之间的阻抗是评估一个FPGA晶片PDN性能的最重要的标淮。采用高效的莲藕消除措施，使用较薄的电源/接地面，可以减少输入阻抗。但是，最有效的方法是VCCIO缩短将焊接球连接到VCCIO平面的电源漏洞的长度。另外，通过缩短电源插座，由近接地通道构成的电路减少，难以受到I/O电路状态变化的影响。因此，在设计时，必须将VCCIO平面配置在PCB接近顶层的位置。
正文摘要
本文全面分析了FPGA安装PCB上的同步开关噪声模拟。分析结果表明，封装和PCB接口上的串扰和封装以及PCB上的PDN阻抗分布是SSO的两个重要因素。
相关模型支持PCB设计师团的减少SSO，适合实现更好的PCB设计。也介绍了一些减少SSO的方法。这里，合理分配信号层并充分利用可编程接地/电源销有助于降低PCB电平的感性串扰，并且即使VCCIO布置在迭代层中的浅位置PDN也可以降低阻抗。
