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1开始
高速PCB设计在现代PCB设计所占的比例越来越大，设计的难度也越来越高，解决这个问题不仅需要高速设备，还需要设计者的智慧和细心的工作，必须认真研究具体情况，解决存在的高速电路的问题。
随着人们的通信需求的增加，要求信号传输和处理的速度越来越快。对应的高速PCB的应用也扩大了，设计也变得复杂了。高速电路有两种意思。一个频率高，一般认为数字电路的频率从45MHz超过50MHz，在该频率以上工作的电路占整个系统的三分之一，被称为高速电路。此外，考虑到信号的上升和下降时间，如果信号的上升时间是小于6倍的信号传输延迟，即，信号被认为是高速信号，则不管信号的具体频率如何，都会考虑信号传输延迟。
2高速PCB设计的基本内容
高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，解决这个问题不仅需要高速设备，还需要设计者的智慧和细心工作，必须认真研究分析具体情况，解决现有的高速电路问题。一般来说，主要包括三种设计：信号匹配设计、电磁兼容设计、电源匹配设计。
2.1信号匹配性signalintegrity设计
信号匹配性是指信号线上的信号质量。信号的良好信号匹配意味着具有根据需要实现的电压电平的数值。坏信号匹配性不是由一个因素引起的，而是由板级设计中的多个因素引起的。特别是在高速电路中，所使用的芯片的切换速度过快、端子元件的配置不合理、电路的相互连接不合理等，引起信号的完整性问题。具体地说，主要包括串扰、反射、过冲和降射、振荡、信号延迟等。
2.1.1串扰crosstalk
串扰是相邻两个信号线之间的不必要耦合，信号线之间的电感和电容引起线路上的噪声。因此，将其分成感性串扰和电容串扰，分别诱导耦合电流和耦合电压。如果信号的边缘速率小于1ns，则应当考虑串扰问题。当与信号线交叉的信号电流流动时，产生交叉的磁场，磁场中的相邻的信号线诱导信号电压。通常PCB板层的参数、信号线间隔、驱动端和接收端的电特性、信号线的端接方式对串扰有一定的影响。在Cadence的信号模拟工具中，可以同时对6条耦合信号线进行串扰后模拟，可设定的扫描参数是PCB介质的厚度、铜的厚度、信号线的长度和宽度、信号线的间隔。在模拟中，必须指定被侵害的信号线。也就是说，通过考察其他信号线对本线路的干扰情况，将激励设定为总是高或低，可以测量其他信号线对本信号线的感应电压之和，可以得到满足要求的最小间距和最大并行长度。
2.1.2反射（reflection）
反射是我们所知道的光通过不连续介质时，一些能量反射出来的信号传输路径上的回声。在这种情况下，信号功率没有全部传递到负载，部分被反射并返回。在高速PCB下，导线必须等于传输线。根据传输线理论，如果源端和负载端具有相同阻抗，则不会发生反射。两个阻抗不一致时会反射，负载会将一部分电压反射到源极上。根据负载阻抗和源阻抗的关系的大小，反射电压可以是正的也可以是负的。在反射信号强的情况下，当叠加在原始信号上时，逻辑状态发生变化，并且接收数据错误的可能性很高。如果时钟信号中的时钟边缘不单调，则可能引起错误触发。这种反射是由于一般布线的几何形状、不精确的线端连接、经由连接器的传输、电源平面的不连续等因素造成的。另外，虽然多个输出被接收，但是在这种情况下，由于由不同布线策略产生的反射对每个接收侧的影响不同，布线策略也是影响反射的不可忽略的元件。
2.1.3超投和低投
过冲是由于电路切换速度过快以及上述反射引起的信号跳跃，即信号的第一峰值超过峰值或谷值的设定电压。下降是指以下谷值或峰值。过冲会引起保护二极管的操作，早期失效，造成严重设备损坏。过多的降落伞可能会导致假时钟和数据错误。这些可以通过增加适当的终端来减少或移除。
2.1.4振动（（ringing和周波振动（rounding）
振动现象是重复过冲和过冲。信号的振荡和周围振荡通常由于线路上的过度电感和电容导致的接收端与传输线和源端的阻抗不一致而发生，并且在逻辑电平栅极附近发生，并且当超过逻辑电平栅极多次时，逻辑功能被打乱。振动和周围振动类似于反射，由各种因素引起，振动可以通过适当的终止或变化PCB参数减少，但是不能完全消除。
在Cadence的信号模拟软件中，将上述信号匹配性的问题放置在反射参数中，除去量度。在接收驱动装置的IBIS模型库中，仅通过设定不同的传输线阻抗参数、电阻值、信号传输速度以及微带线或带状线，就能够通过模拟工具直接计算信号的波形和对应的数据，一致的传输线阻抗值、电阻值、可以找到信号传输速率，并且在对应的PCB软件Allegro中，可以基于对应的传输路径阻抗值和信号传输速度来获得各个层中对应的信号线的宽度（需要预先设置层叠顺序和各参数）。选择电阻匹配的方法有几种方法，例如源端子连接或并行端接，根据电路选择不同的方法。在布线策略中，也可以选择菊花型、星型、自定义型的不同方法，每个方法都有优点和缺点，并且可以基于不同的电路模拟结果来确定具体的选择方法。
2.1.5信号延迟delay
在电路中只能在规定的定时接收数据，太长的信号延迟导致定时和功能的紊乱，在低速的系统中没有问题，但是信号边缘速率变快，时钟速率变高，设备间的信号传输时间和同步时间变短。驱动过载、行驶线过长会引起延迟。建立时间、保持时间、线延迟、倾斜等，必须在较短的时间内满足所有门延迟。传输路径上的等效电容和电感都在信号的数字切换中产生延迟，由于反射引起的振荡回卷，数据信号不能满足接收侧设备正确接收所需的时间，导致接收错误。在Cadence的信号模拟软件中，在反射的子参数中也测量信号的延迟，是Settledelay、switchdelay、Propdelay。其中，最初的两个参数与IBIS模型库中的测试负荷有关，这两个参数可以通过驱动装置和接收装置的用户手册参数得到，可以与模拟后的Settledelay、switchdelay进行比较在Slow模式下获得的switchdelay小于所计算的值，在Fast模式下获得的switchdelay的值大于所计算的值，从而获得我们真正需要的两个设备之间的延迟范围Propdelay。在配置具体设备的情况下，如果设备的位置不适当，则在对应的延迟表的部分上显示红色，并且适当地调整该位置将变成蓝色，并且指示设备之间的信号延迟满足Propdelay定义的范围。
2.2电磁兼容性（Electro Magnetic Compoatibility）设计
电磁兼容性包括电磁干扰和电磁耐性，即过度电磁辐射和对电磁辐射的灵敏度的两个侧面。电磁干扰有传导干扰和辐射干扰两种。传导干扰是指以电流的形式通过导电介质将某个电信号传输到另一个电信网络，在PCB中主要表示为地线噪声和电源噪声。辐射干扰意味着信号以电磁波的形式被辐射，并影响其他电信网络。在高速PCB和系统设计中，高频信号线、芯片的销、接插件等可能成为具有天线特性的辐射干扰源。EMC的设计可以根据设计的重要性分为四个层次：设备和PCB级的设计、接地系统的设计、屏蔽系统的设计和滤波器设计。其中的前两个最重要，设备和PCB级的设计主要包括有源器件的选择、电路板的层叠、布局布线等。接地系统的设计主要包括接地方式、地阻抗控制、地环和屏蔽层接地等。在Cadence的模拟工具中，电磁干扰的模拟参数可以设定为X、Y、Z三个方向上的距离、频率的范围、设计余量、适合基准等。这个模拟属于后模拟，主要是为了验证是否符合设计要求，在前期工作时，我们还需要根据电磁干扰的理论进行设计，通常的做法是将控制电磁干扰的各设计规则应用于设计的各个阶段实现各阶段的规则驱动和控制。
2.3电源整合性（powerintegrity）设计
在高速电路中，由于电源的完整性和信号的完整性密切相关，所以电源和接地的完整性也是非常重要的要素。在大多数情况下，影响信号失真的主要原因是电源系统。例如，地裂噪声过大，解耦电容设计不当，多电源或地平面分割不好，地层设计不合理，电流分配不均等会造成电源完整性方面的问题，引起信号失真影响信号完整性。解决的主要构想是，决定电源分配系统，将大尺寸电路基板分割成几个小尺寸基板，根据地面排斥噪声（GroundBounce（简称地弹）来决定拆分电容，以及整体PCB板的考虑。
当电路产生大电流时会引起地弹，例如当大量芯片的输出同时开启时，大的瞬态电流会流向芯片和板的电源平面，芯片封装和电源平面的电感和电阻会引起电源噪声，从而在真正的地面上发生电压的变动和变化这种噪声影响其他部件的操作。在设计中，通过降低负荷容量、增大负荷电阻、降低地电感、降低装置的同时开关的数量，能够降低地弹。由于地电平面分割，例如地层被分割成数字地、模拟地、屏蔽地等，所以当数字信号到达模拟地线区域时，产生地平面回流噪声。另外，根据所选择的设备，电源层可能被分割成若干不同的电压层，在这种情况下，需要特别注意地弹和回流噪声。在电源匹配性的设计中，选择电源分配系统和解锁容量是重要的。一般来说，电源系统（电源和接地面）之间的阻抗越低越好。通过定义最大电压和电流变化范围，可以通过确定我们想要实现的目标阻抗并调整电路中的相关因素来接近电源系统的每个部分的阻抗和目标阻抗。对于解块容量，应考虑容量的寄生参数，定量计算解块容量的个数、各容量的容量值和具体的配置位置，尽量使容量不多一个、不少一个。Cadence在模拟工具中，将接地反弹称为同步开关噪声（SimultanousSwitchnoise）。在模拟过程中，考虑到电源之间的寄生电感、电容、电阻和器件封装的寄生电感、电容和电阻，结果与实际情况相对吻合。另外，也可以在基于系统所使用的电路类型和动作频率设定所希望的关联指标参数后，计算适当的电容尺寸和最佳的配置位置，设计低阻抗的接地电路来解决电源一致性的问题。
3高速PCB的设计方法
3.1以往的设计方法
传统的设计方法，到最后一次测试为止没有任何处理，基本上依靠设计者的经验来完成。在试作机的测试检查时发现问题，可以确定问题的原因。为了解决问题，从最初开始设计的可能性很高。从开发周期来看，从开发成本来看，这种主要依赖于设计者经验的方法不能满足现代产品开发的要求，不能适应现代高速电路的高复杂性设计。因此，必须借助先进的设计工具进行定性、定量分析，控制设计过程。
3.2Cadence设计方法
现在，越来越多的高速设计采用了有助于加快开发周期的更有效的方法。首先，建立满足设计性能指标的物理设计规则，根据这些规则限制PCB布局布线。在安装设备之前，进行模拟设计。在这个虚拟测试中，设计者可以比较设计指标来评价性能。这些重要的前提要素是建立针对性能指标的物理设计规则，规则的基础是基于基于模型的模拟分析和电特性的准确预测，所以不同阶段的模拟分析非常重要。Cadence软件对高速PCB的设计开发独自的设计流程，其主要思想是用良好的模拟分析设计来预防问题的发生，尽可能在PCB制作前解决所有可能发生的问题。与左边的传统设计流程相比，最主要的区别是在过程中添加控制节点，可以有效控制设计过程。原理图设计PCB可将布局布线与高速模拟分析一体化，解决设计各阶段存在的电气性能问题。通过分析时序、信噪、串扰、电源结构、电磁兼容性等多方面的元件，可以在布局布线之前最佳地设计系统的信号匹配性、电源匹配性、电磁干扰等问题。
4结语
在具体设计过程中，要求各部分设计者横向合作，综合考虑纵向设计要求的各个阶段，将设计和模拟贯穿整个设计过程，实现过程的控制性和具体指标的量化。只有这样才能有效率的设计。高速PCB设计是一个复杂的系统工程，不仅可以计算用于设计的各部件的物理特性和电气特性的影响及其相互作用，还可以从设计的PCB中自动提取、构建模型必须具备EDA软件工具，该软件工具提供强大的功能，诸如模拟器，用于为实际设计操作产生动态特性描述。可以更全面地解决以上信号匹配性、电磁干扰、电源一致性等问题。
