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大部分高速数字比特产品使用时间脉冲来进行系统的定时同步，并且逻辑深度内的所有栅极切换延迟、晶片内部和晶片之间的传播延迟、由于互连而引起的上升时间或充电延迟、设定和保持时间、以及时间脉冲和数据线之间的偏差等必须以一个时间脉冲周期完成一系列的工作。定时预算负责给各个延迟源分配时间。本文将说明如何在满足功能要求的前提下解决高速数字比特PCB设计产品的定时预算、噪音预算以及EMC测试要求所面临的课题。
抖动是指从一脉冲或数据沿着到达时间从循环到下一循环之间变化的意思。信号传播延迟源可能是随机的（在该抖动不能预测的情况下），并且可能是决定性的（在可以预测抖动动量的大小的情况下，例如上升时间与比特周期相比由符号间干扰引起的抖动）。最后，PCB设计人员必须在特定的时候增加一个预算lsquo。裕量rsquo;，用以补偿淮河无法准确预测的所有其他因素。不确定性越多，就意味着为了确保产品的正确动作，需要很大的富余时间。
图1:包括3个数据位的简单汇流排。
随着时脉频率的增加，时脉周期越来越短。PCB设计人员通过削减计划的时间分配，努力实现更高的时间脉冲频率目标。PCB设计人员越能准确预测淮河定期预算的各要素，所需的富余就越小。当余量减少时，相应地，可以在持续满足定时预算的前提下缩短时脉周期。
一个决定性抖动来自汇流排中相邻导线之间的串扰（即使在低损耗互连中也不例外）。利用优秀的模拟器，PCB设计人员可以准确预测串扰的决定性抖动，从而最小化抖动预算，减少余裕。通过识别基于串扰的抖动源，将其影响降到最小限度，采用成本和性能的折衷，可以优化最终产品。
串扰抖动
在某数据位线路上的信号的到达时间邻接数据位线路上同时出现信号的影响下，产生基于串扰的抖动。
图2:加扰线路信号的到达时间与模拟条件有关。
例如，考虑包含3个数据位的单纯的汇流排（图1），各数据位引线是9英寸长度的50欧姆表层线（线宽和间隔是5mil）。此汇流排的中央数据位线为扰码线。PCB设计用户可以在三个对应条件下模拟接收侧的信号到达时间。可以模拟所有两个lsquo。侵入线rsquo；即，加扰线两侧的相邻数据位线分别与加扰线相同数据位或与加扰线相反数据位信号的传输停止。仿真结果表明，加扰线信号的到达时间与模拟条件有关（参见图2）。当其他数据位线停止信号的传输时，总延迟约为1.5ns，但是在其他两个条件下，根据在汇流排传输的数据位模式，信号的到达时间变为plusmn。是0.1ns，或约7%的总延迟。
时lsquo；侵入线rsquo；lsquo;扰码线rsquo；当驱动相同的数据位时，加扰线的延迟增大。时lsquo；侵入线rsquo；与上面的数据位相反的情况下，加扰线的延迟减少。如果无视这种形式的决定性抖动，产品可能会发生故障（或需要增加必要的富余）。如果将莲藕的容量或感性电流加到安静的导线上，则会影响通过到达时间和交叉谈话而决定的抖动。远端串扰和交叉谈话决定的抖动源相同，但是抖动振幅与全交叉谈话无关，与上升时间也没有关系。信号传播速度的变化导致串扰的决定性抖动，PCB设计人员可以通过仔细设计来消除。可以设计包括大量串扰但没有决定性抖动的系统。
图3:如果一个表层线的导线与周围导线的距离很远并且彼此隔离，则沿着该导线传播的信号的一部分场线仅分布在引线材料内部，而一些其他场线通过空气分布在信号和返回路径之间。
决定性抖动和信号速度
电路板的95%以上使用了FR4材料。信号通过一条均匀传输路径的传播延迟仅与信号传播时所面临的有效性介电常数kEFF有关。如果kEFF可能是约3.5FR4的表层线的值kEFF，则信号的传播速度大约是12英寸/ns/=6.4英寸/ns。例如，9英寸长导线的延迟是长度/6.4英寸/ns＝9/6.4=1.4ns。另外，如果由于2pF输入栅极电容器的上升时间变长而施加约0.1ns的延迟，则得到约1.5ns的总传播延迟。
汇流排由于上位模式的kEFF的变化影响所有数据线上的信号速度，信号速度影响传播延迟，反过来影响抖动。然而，相邻信号线的比特模式如何影响加扰线的信号所面临的kEFF呢。答案都在边缘线上。
当一个表层线引线与周围的引线距离远且彼此隔开时（图3），沿着该引线传播的信号的一部分电场线仅分布在引线材料内部，另一部分电场线在信号和返回路径之间通过空气分布。在导线宽度以外延伸的场线被称为边缘场线。在50欧姆的FR4表层线中，信号和返回路径之间的电容器的大约一半由边缘场引起。
图4：不同边缘字段的分布。
相邻的侵入信号线的存在取决于侵入线的位模式，影响摄动线的边缘场分布。当两条侵入线传送与加扰线相同数据位时，三条信号线的电压都相同，导线上空气中的边缘场线较少。
在邻接的侵入线的数据位与干扰线的数据位相反的情况下，干扰线和侵入线之间存在大的压力差，存在许多边缘场。从扰频线到返回路径的场线的成分越大（空气中的场线与引线材料中的场线比较），kEFF越小。图4示出了这些不同边缘场的分布。
当侵入线上的位模式与摄动线同时，后者面对的kEFF增加时，传播速度降低，延迟变长。如果侵入线上的比特模式与摄动线上相反，则摄动线上的kEFF减少，传播速度提高，延迟变短。在上述例子中，由于3条数据位线之间的莲藕结合非常紧密，所以边缘场和kEFF变化的决定性抖动达到plusmn。0.1ns（合计延迟1.5ns）。
图5介电系数也类似地等于加扰线的字段线的线条介电常数。
将决定性的抖动抑制到最小限度
减少串扰确定抖动的一种方法是通过增加导线之间的间隔来降低边缘场的覆盖程度。例如，通过将导线间隔增加到线宽的两倍（这是用于获得可接受的近端串扰的一般设计规则），对于总延迟为1.5ns，可以将确定的抖动减少到60ps以下，即总延迟的4%。
减少扰码线和侵入线之间的间隔，不仅会产生决定性的抖动，还会产生串扰问题。为了减少串扰和抖动，必须尽可能地增大导线间隔或至少增加线宽两倍。然而，该方法意味着降低印刷电路板的密度（可能导致成本的增加）。PCB设计人员需要EDA工具来评估成本和性能之间的折衷，以确保淮预测串扰和决定性抖动。集成二维场解的模拟器不仅应自动考虑噪声效应，还应考虑与串扰相关的决定性抖动。
去除决定性抖动
在空气中边缘场的变化引起串扰的决定性抖动的情况下，完全嵌入的表层线或带状线等决定性抖动不会在相同质介电分佈结构中发生。在一个带状线几何学中，加扰线和侵入线之间的边缘场可能产生密切的相互作用，但是无论边缘场如何分布，加扰线的字段线也与介电系数相同，等于线条的介电常数（图5）。
图6:侵入线没有信号，侵入线位模式与扰频线相同且相反的3种情况下的扰频信号到达时间的模拟结果。
极端情况下，当引线间隔等于50欧姆的带状线的线宽时，kEFF与侵入线的位图案无关，始终等于引线材料的介电常数。当位模式变化时，扰频线没有抖动。图6示出了侵入线没有信号、侵入线比特模式与扰频线相同、相反三种情况下的扰频信号到达时间的模拟结果。在加扰线路上出现了大量的串扰电压，但是在加扰线路信号的到达时间上没有发生抖动。
在定时的严格设计中，PCB设计用户可以将定时诱导的所有信号线布置在嵌入的带状线层中以去除抖动的一个源，并减少所需的总定时预算。在选择集成2D场解决方案的模拟器时，应该选择自动考虑与噪声和串扰相关联的决定性抖动的工具。
