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以下，使用SI9000计算是否达到阻抗控制的要求。
首先，DDR计算数据线的单端阻抗控制。
TOp层：铜厚0.5OZ，走线宽度5MIL，距基准平面的距离3.8MIL，介电常数4.2。如图所示，选择模型，代入参数，选择losslesscalculation。
单端阻抗被计算为Zo=55.08ohm，与要求相差5欧姆。根据板厂反馈，通过将线宽改变为6MIL来实现阻抗控制，并且验证了当宽度W2＝6MIL时W1=7MIL，计算的单端阻抗是Zo=50.56欧姆并且符合设计要求。
L2层：L2层的走线模型如下图所示。
计算代入参数时，如下图所示。
计算单端阻抗为Zo=50.59欧姆，满足设计要求。
以类似的方式，可以获得L3层的一端阻抗，这里将不在后面描述。
以下计算差分阻抗控制：
从PCB设计可以看出，在基板PCB中，时钟线是L3层，USB数据线是L2层，线宽度都是6MIL，间距是6MIL。
时钟信号选择的模型如下所示。
基于提供给板场的数据计算的结果如下图所示。
根据板厂反馈，差分阻抗只能做85欧姆，接近计算结果（可以微调板层的厚度，但不能调整线）。但是，在将线间隔变更为12MIL的情况下，计算出的差分阻抗为92.97欧姆，进而将线宽变更为5MIL的情况下，差分阻抗为98.99欧姆，基本上满足设计要件。
经验总结
1、差分走线在对中间信号层进行走线的情况下，差分阻抗的控制相对困难，由于精度不足，即改变介质层的厚度不会对差分阻抗产生大的影响，仅改变走线的间隔对差分阻抗产生大的影响。但是，在导线处于最上层或最下位的情况下，差分阻抗相对容易控制，容易达成设计要求，通过实际计算，重要的信号线优选走在表层，阻抗控制容易，特别是时钟信号差分对。
在2、PCB设计之前，必须首先通过阻抗计算来确定PCB的层叠参数。例如，需要预先计算各层的铜厚、介质层的厚度等差分走线的宽度和间隔。这些是PCB的前端模拟，证明重要的信号线的阻抗控制满足设计要求。
3、关于介电常数Er的问题：
我们用得最多的？以4介质的材料板为例，实际的多层板层叠有芯板和压接树脂层，其芯板自身也与半固化片组合。常用的3个半固化片技术指标如下表1所示。
半固化片的组合的介电常数不是单纯的算术平均值，与微带线构成带状线时的Er值也不同。另一方面，FR？4的Er也随着信号频率的变化而变化恒定，但在1GHz以下FR？4材料的Er值被认为约为4.2。通常使用4.2来计算。
4、在实际阻抗控制中，通常采用介质FR-4，其Er约为4.2，线厚t对阻抗的影响较小，实际上主要可以调整H和W，W（设计线宽度）通常由设计者确定设计时必须考虑线宽阻抗的配合性和实际加工精度。当然，如果W值小，则不能忽视线厚t的影响。H（介电层的厚度）对阻抗控制的影响最大，实际H有芯板这两种情况。一种是芯板，材料供应者提供的板材中H的厚度也组合了以上3种半固化片，但是在组合过程中必然考虑3种材料的特性，并不是绝对无条件的任意组合，所以板材的厚度有一定的规定，形成对应的列表同时H也有一定的限制。例如，0.17mm1/1的芯板是2116times。0.4mm1/1的芯板是1080times。2+7628times;1等。另一个是多层板中压接部分的厚度：该方法基本上与之前相同，但必须注意铜层的损失。若用半固化片填充内电层之间，则在制作内层的过程中铜箔被蚀刻的部分较少，因此半固化片中的树脂在该区域的填充也较少，可以忽略半固化片的厚度损失。相反，如果用半固化片填充信号层之间，则由于蚀刻了铜箔的部分较多，所以很难估计半固化片的厚度损失。因此，为了减少厚度损失，提出了在内层的信号层上铺铜。
5、特征阻抗与传输路径的宽度成反比，宽度越宽，阻抗越低，阻抗反而越高。
6、在部分板的设计要求中板层的厚度有限制的情况下，在这种情况下，采用良好的层叠设计来实现相对好的阻抗控制是重要的。从实际计算中可以得出以下结论。
a.各信号层的基准平面相邻，能够保证其阻抗和信号质量。
b.各电源层与完全的地平面相邻，电源性能良好保证。
7、讨论差分走线的线宽和间隔阻抗控制：
软件计算表明，差分对间距的变化对阻抗控制有很大的影响，但是这里涉及差分对耦合问题的另一个问题。
差分对键的主要目的是增强对外部的干扰防止能力和抑制力EMI。结合分为紧固结合方式（即，差分对线间距小于线宽）和缓和结合方式。
如果能够保证周围所有的行驶距离差分对远（例如，比3倍大的线宽），则差分走线不需要保证紧密的结合，最重要的是保证行驶距离相等。参考关于Johnson信号匹配性网站的差分走线的说明，他要求layout工程师远离差分线，这样绕组。但是，现在许多多层高速PCB板布线空间紧密，不能与差分走线分离其他布线，所以在这种情况下，为了增加干扰防止能力，维持紧密的结合是理所当然的。
虽然签订结合不是差分走线的必要条件，但是在空间不足的情况下，通过使用紧固结合方式可以提高差分走线的干扰防止能力。因此，对于差分对阻抗控制的问题，如何调整各参数需要综合考虑上述因素并选择。一般来说，差分对的间隔和线宽不容易调整。
延长：差分对走线的PCB要求
1、确定走线模式、参数及阻抗计算
差分将走线划分为外层微带线差分模式和内层带状线差分模式两种，通过合理设定参数，阻抗可以是相关阻抗计算软件POLAR串行63？SI9000））可以计算，也可以使用阻抗计算公式计算。
2、走平行等距离线
确定线的宽度和间隔，在画线时必须严格按照计算出的线的宽度和间隔，两条线的间隔始终保持恒定。也就是说，必须保持平行。有两种平行的方法。一条是两条线走在同一个线层，另一条是两条线走在上下相的两层（ovEr-undEr）。一般来说，在PCB板的实际加工过程中，层叠间的层叠对准精度比同层蚀刻精度大幅度低，由于层叠过程中介质的流失，不能保证差分线的间隔等于层间介质厚度，从而导致层间差分对差分阻抗的变化避免使用后者的层间差分信号。这种情况下，建议尽量使用同层内的差分。
3、紧密结合的原则
在计算线宽和间距时，优选遵循差分对线间距小于线宽或等于线宽的结合原则。当两条差分信号线的距离接近时，电流传输方向相反，磁场相互抵消，电场相互结合，电磁辐射也小得多。
4、沿着短线、直线走
为了确保信号质量，差分对走线尽量短直，减少线路中的过孔数，差分对配线过长，为了不产生过多的弯曲，拐弯处尽量使用45deg。为了避免90deg，请避开电弧。拐个弯儿。
5、不同差分线对间处理
差分对走线方式的选择没有限制，微带线和带状线都可以，但必须注意有良好的参照平面。不同差分线之间的间隔至少为3？必须比线间距大5倍差分。根据需要，为了防止相互质询的串扰，在不同差分线对之间分离接地孔。
6、离开其他信号灯
差分对于一对信号和其他信号，例如TTL信号，优选使用不同的布线层，在为了设计上的限制需要使用相同的布线的情况下，差分对和TTL的距离必须至少大于3~5倍差分的线间隔。
7、差分信号跨越平面无法分割
两条差分信号相互是回流路径，分割间不切断信号的回流，但分割间的传输路径由于缺少参考平面而导致阻抗的不连续（如图箭头所示，GND1、GND2是与LVDS邻接的接地面）。
8、PADS LAYOUT中间层定义标签的各参数的说明：
coating表示涂层，如果没有涂层，则在thickness中填充0、dielectric介电常数1（空气）。
substrate表示基板层，即电介质层，通常使用FR-4，厚度通过阻抗计算软件计算，介电常数是4.2（频率小于1GHz的情况）。
单击Weight（oz）项目，可以设置铺铜的铜厚度，铜的厚度决定拉线的厚度。
9、绝缘层prepreg/core的概念：
PP（prepeg）是由玻璃纤维和环氧树脂构成的介质材料，core实际上也是PP类型的介质，但仅在两面上施加铜箔，而不是PP，在制作多层板时，通常配合core和PP来使用，在core和core之间PP进行粘合。
10、PCB层叠设计中的注意事项：
（1）、反叛问题
PCB的层叠被设计成保持对称性。也就是说，各层的介电层厚、铜铺路厚上下对称，用6层板来说，TOp？GND和BOTTOM？pOWEr的介电厚与铜厚一致，GND？L2和L3？pOWEr的介电厚度与铜厚度一致。由此，层叠时不会发生弯曲。
（2）信号层应与相邻参考平面密切耦合（即，信号层与相邻铜层之间的介质厚度小）。电源铜和地铜必须紧密结合。
（3）在高速的情况下，可以添加多余的地层以分离信号层，但是建议不分离多个电源层，并且可能导致不必要的噪声干扰。
（4）典型的层叠设计层的分布在下表中。
（5）、层配置的一般原则：
元件面的下（第2层）是地平面，提供元件屏蔽层，向最高布线提供参考平面。
所有的信号层尽可能地与地面相邻。
尽量避免两个信号层直接相邻。
主电源尽量与之对应并邻接。
使层叠结构对称性并存。
对于母板的层排列，在以往的母板中难以控制平行长距离配线，板电平的动作频率在50MHZ以上的
（50MHZ以下时参照、适当缓和），提出排列原则。
元件面、焊接面是完全的地面（屏蔽）。
没有相邻的平行布线层；
所有的信号层尽可能地与地面相邻。
键控信号与地层相邻，不跨分割区域。
