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电路板抄板在改板、PCB设计中，由于不同软件平台之间的数据和文件格式不同，需要使用其他工具来转换平台和文件格式。在这里，介绍从Protel到Allegro的转换技术。
一、Protel从原理图CaptureCIS
Protel在原理图的变换中，能够使用Protel DXPSP2的新功能来实现。通过该功能，可以将Protel的原理图直接转换为CaptureCIS。
这里，提出一些实践中总结的注意点。
1）Protel DXP输出文件Capture DSN时，不输出包装信息，在Capture中，可知元件的PCBFootprint属性为空。这个需要在构成零件上手动追加包装信息。这也是整个转换过程中最花时间的工作。在追加包装信息时，必须注意ProtelPCB设计中与包装的匹配性以及Cadence包装命名上的限制。例如，Protel中的封装是AXIAL0。在后述的软件包库的转换中，由于不允许在Cadence软件包名中出现ldquo，所以变更为AXIAL04。rdquo;；进而，例如DB9接插件的包装在Protel成为DB9RA/F，变更为DB9RAF。因此，在Capture中将包信息添加到元件中时，考虑这些命名的变更。
2）某些设备的隐藏销或销编号在转换过程中丢失，需要使用Capture库编辑来添加。通常，如果针脚号码的设备容易丢失，则离散设备（例如电阻容量）。
3）在层级化设计中，连接到模块之间的总线需要给Capture命名。即使在父母设计中已经在Protel上命名了这样的总线，也必须在Capture中为了确保连接而再次来。
4）对于一个包内有多个部分的设备，注意修改位号。例如，74ls00使用Protel中的两个门，位号是U8A、U8B。这些信息在转换过程中丢失，需要重新添加。
基本上注意上述点，使用Protel DXP，能够将Protel的原理图转换为Capture。此外，这提供了用于将现有的Protel原理图码元库转换为Capture的方法。
二、Protel转换宏包库
长期使用Protel作PCB设计，我们总是积累了庞大的实践性检查Protel的软件包库，在设计平台的变换时，如何维持这个软件包库总是头疼。在这里，使用OrcadLayout和免费Cadence工具Layout2Allegro完成这个工作。
1）在Protel中，将PCB封装在空PCB中，以ProtelPCB2.8ASCII的形式输出该PCB文件。
2）使用OrcadLayout导入该ProtelPCB2.8ASCII文件。
3）使用Layout2Allegro将生成的Layout MAX文件转换成AllegroBRD文件。
4）接着，使用Allegro的Export功能输出封装库、衬垫库，完成Protel从封装库向Allegro的转换。
三、向ProtelPCB~Allegro的转换
如果有前两个步骤的基础，可以转换成ProtelPCBAllegro。该转换过程是在Allegro中再现ProtelPCB的布局和布线的设计再现过程。
1）将在第二步骤Capture中生成的Allegro格式的web表传递给AllegroBRD，作为我们的再现工作的起点。
2）首先，再现设备布局。向Protel输出place amp。包含完整设备位置、旋转角度和配置层信息的pICk文件。通过简单的手工修改，可以转换成Allegro的placeement文件。在Allegro中导入该placenter文件后，可获得布局。
3）为了恢复布线信息，使用Specctra作为桥梁。首先，从Protel输出包含配线信息的Specctra DSN文件。关于这个DSN文件，请注意以下两点。
4）Protel的层名称与Allegro不同，请注意使用文本编辑器进行适当的修改。例如，Protel的最高层是Topplayer和BOTTOMlayer，Allegro的2个层被称为TOp和BOTTOM。
5）通过Specctra确认孔的定义，并添加到Allegro的规则中。定义在Allegro中钻孔Specctra输出配线信息，建议使用sessiON、wires、route文件，使用route文件，将配线信息导入我们以及再现布局的AllegroPCB后，完成从ProtelPCB到AllegroBRD的转换作业。
从Protel到Allegro的转换方法
今天IT产业的发展日新月异，对硬件设备的要求也越来越高，硬件PCB设计师们面临着如何设计高速高密度PCB的难题。正如人们常说的那样，想提高工作能力必先利其器，这也是越来越多的PCB设计师放弃低端PCB设计工具，进而选择Cadence等公司提供的高性能PCBEDA软件的原因。
但是，这样的变革必然会带来这样的问题。由于接触和使用快等原因，国内的Protel用户很多，在选择Cadence高速PCB解决方案的同时，面临着如何将手头的Protel设计移植到Cadence PCB设计软件的问题。
在这个过程中遇到的问题大致分为两个部分。一个是设计不复杂，只想借助PCB设计师CCT的强大的自动配线功能来完成配线作业。第二，设计复杂，PCB设计师需要使用信噪分析工具对设计进行信噪模拟，设定布线网的布线拓扑结构等工作。
在第一种情况下，转换工作相对简单，并且可以使用由Protel或Cadence提供的Protel到CCT的转换工具来完成该工作。第二种情况下，该做的工作比较复杂，下面简单介绍一下这种转化的方法。
Cadence噪声分析工具的分析对象是CadenceAllegro的bd文件，Allegro能够读取符合该请求的第三方制网络表，Protel输出的Telexis格式的网络表满足Allegro第三方制网络表的请求Protel能够将文件注入Allegro。
请注意这两点。首先，Allegro第三方的网页表允许以$Package段的ldquo。rdquo;；接着，在Protel中，以BasName0:N的形式表示总线，用BasNamex表示总线的一个信号，Allegro第三方制的网络表的一个信号的表现形式是Bas NameX，读者可以通过直接修正Protel输出的Telexis网络表来解决这些问题。
Allegro在注入第三方网格表时，需要各设备的设备描述文件Device。txt文件的格式如下。
Package: Package type
Class: classtype
PINCOUNT: total PINnumber
PINused: ..。
经常使用的是Package、CLASS、PINCOUNT。Package虽然对设备的包进行了说明，但是Allegro设备描述文件中的一个被注入到网络表中时，在网络表的Package项目中被忽略。CLASS确定设备类型以划分信噪，并将Cadence设备分类为IC、IO和DISCRETE三种类型。PINCOUNT表示设备的销数。对于大多数设备，Device。txt文件中只要包含这三个就足够了。
如果有第三方的网络表和设备描述文件，Protel可以将原始的设计图以网络表的形式代入Cadence PCB设计软件，然后PCB设计师可以利用软件在快速高密度PCB设计方面的强大功能来完成独立的设计。
在已经Protel进行PCB布局的情况下，Allegro的script功能能够用Protcl的布局Allegro再现。在Protel中，PCB设计师可以输出place amp。pICk文件包含各设备的位置、旋转角度、以及PCB放在最高位还是放在最下位等信息，通过该文件能够容易地生成Allegro的script文件，在Allegro执行该script时能够再现Protel的布局以下可以完成place amp。使用从pICk文件转换成Allegro Script文件的C++代码，笔者使用该代码，数分钟Allegro再现了一个用户有800个以上设备PCB板的布局。
