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三、PCB的布局原则
1、构成部件的配置
PCB设计在布局之前，注意将元件配置在适当的位置，一方面需要考虑电路基板的外部布线端子的位置，另一方面需要适当地划分不同性质的电路。低阶比、高速数字位和噪声电路（例如继电器、高电流开关等）应被分离以减少子系统之间的莲藕。在布置元件的情况下，必须同时考虑子系统电路之间的内部电路绕组，特别是定时和振荡电路。为了消除EMI的潜在问题，应进行回归检查及修正布线，直至系统化检查元件的配置和线路布局、所有EMI风险最小化，简单来说，事先的防止是将低EMI干扰问题抑制到最小限度的第一原则。图6是表示不同性质的电路的区划概念的图。
图6。PCB隔离上面不同性质的电路
2、接地布局
一个电子设备设计的关键在于具有强韧可靠的电源系统，并且接地布局尤其重要。实际上，接地可以被视为所有良好的PCB设计基础。大多数EMI问题可以通过良好的接地来解决。
3、接地噪声的定义
减少地球噪声对系统的影响的关键在于理解产生地球噪声的机制。接地噪声的主要关键在于所有地线都有轻微的阻抗，对于所有电路来说，电流必须流过地线，这些有限的接地阻抗电在地线上产生压降，这些压降在相关电路上莲藕以形成噪声。
由于传输线具有电感性（（杂散电感），所以线路上的瞬间突波电流引起非常大的脉冲电压。电感的端电压与流动电流有以下关系。
高频数字位系统电晶体在开关时产生过突波电流。类比系统，在负载电流发生变化时会产生瞬间的电流变化。例如，刹车在。ONquot;装上4mA的电流的时候，突然开关断了。OFFquot;假定当前加载0.6mA的电流、开关时间为4msec、载有450mH的电感信号的导体，此时产生的电压突发是
正如之前所述，更快的系统会产生更快的上升时间。假设一个产品的生命周期中的下一个设计具有更快的时钟频率，并且如果新逻辑的上升时间是旧的两倍，则新设计的噪声也是旧的两倍强度。大多数数字比特系统具有比系统更高的噪声免疫能力。接地系统的低阶噪声对系统的低阶信号放大器的信号质量产生严重影响，噪声也通过公共阻抗与其他相关电路耦合，图7说明在共同阻抗的情况下的信号莲藕传导方式。
图7。共通阻抗莲藕
图7的两个信号的汇合端的电压分别产生在系统的接地点和汇合点之间产生偏移offset的自类比和数位的子电路系统，以便彼此共享由公共阻抗Z3产生的噪声。在数字位系统中，该偏移是动态噪声，影响类比电路低阶信号的高频响应。
4、降低接地噪声
设计良好的接地系统的优点是在不增加元件成本的前提下，提高同等的电磁适应性。良好的接地系统的基本目标是降低流经接地阻抗的电流引起的噪声电压。因此，在设计接地系统时，电流在系统中如何流过静音和噪声的接地电路是基本问题。
基于系统中使用的电路类型和操作频率，设计了具有低阻抗电路的接地电路。以处理器为主的系统的大部分包括高频位逻辑和低阶类比电路，也有具有容易产生噪声的继电器和高电流开关的系统。如上所述，将这些电路区分开来，不能混合接地电路，并且应该将类似的电路一起配置。
高速数字电路必须向所有电路提供低阻抗线路。为了设计接地系统，必须包括尽可能多的平行接地线路。由此，接地电路的电感减少。这个概念被极力推进，即形成接地平面。虽然接地面最有效地降低了接地噪声，但是多层PCB为了提高成本，必须整体考虑，决定采取的方式。
接地面不经济时，请使用单点接地。单点或星形接地可以将所有接地线耦合到端接地，并且该方法可以降低系统之间的公共阻抗。由于空间的限制，该方法在实际布线中可能变得困难，但是降低公共阻抗是设计的基本原则。
导电电感与其直径或宽度成反比，但与其长度成比例。为了降低电感，必须使用45度的绕组来代替90度来降低传输反射，尽可能短且宽的绕组。
应记住，电流最终返回到源端子，在一些电路基板设计布局中，不适当的电路布局形成对电磁辐射极为敏感的大电路，并将噪声莲藕耦合到接地系统。一般规则是尽量减小接地电路（（groundloop的尺寸，图8是2层PCB的单点接地系统的示例。图9是包括容易产生噪声的电路（on boardswitchingpoweruply，relay，basedrive，high-currentswitchingdevICes），低阶类比信号处理电路（A/D，D/A，analogfilter），高频位电路（MCU，DSp，memory），这三个不同性质的电路的地线分别划线应相互隔离，再以单点连接。
图8.单点接地电源系统
图9.3具有不同接地系统印刷电路板接地配线构成
图10。印刷电路板的网状接地配置
5、电源线的布局和解莲藕
PCB的地线布局完成后，接下来是电源线布局。在空间许可证的情况下，电源电缆必须与接地线平行，但从实际观点来看，这一点并不一定可行。电源线的噪音通常可以用适当的电源滤波器容量和解莲藕的容量进行滤波，网状的地线（或接地平面）比网状的电源线重要，所以在布局时，必须优先地线的布局，接着考虑电源线的布局。以下是几种电源线噪声抑制方法Ott，1988，pp.286？将描述292。
图11。对电源线的瞬间突波电流（a）未加（b）施加解莲藕容量
6、电源线噪声莲藕
PCB上的逻辑门开关的情况下，电源线产生暂时的脉冲电流，电源线多少具有电感性，因此，如图11（a）所示，在电源端产生噪声干扰。电源线的电感可以通过多层PCB（电源平面）来降低，或者可以使用慢逻辑来降低开关的速度，但是前者增加了成本，后者降低了系统的性能。在使用2层PCB的前提下，可以通过求解莲藕容量来减少电源线的噪声干扰。
PCB的解莲藕容量分为IC旁边放置的芯片容量despikingcapacitor和电源端放置的大型解莲藕容量（bulkdecouplingcapacitor）两种。IC侧的芯片切断容量的特征在于容量小、频率宽高，IC以提供开关时的瞬间脉冲电流为目的。但是，这些容量需要补充瞬间丢失的电荷，这需要利用PCB电源输入端的大型莲藕解容量来补充电荷，如该等效电路如图11（b）所示，配置位置必须如图10所示。
电源端子的大型莲藕容量的数值虽然不重要，但至少10倍应该放在IC的电源输入端子上，而不是所有的IC切断容量的合计。小0。lF容量也可以与电源端子并行地应用以去除高频噪声，并且这些电容应尽可能接近电源端子。通常，15~20个逻辑IC需要大的莲藕容量，在PCB有很多IC的情况下，必须在15~20个逻辑IC附近适当地配置大的莲藕容量。
对于以MCU为主PCB来说，大的莲藕容量（bulkdecouplingcapacitor）通常足够。良好的解莲藕容量具有小等效串连电感，坦电解容量（tantalumelectrolyticcapacitor）或金属化多碳容量（m e t a l iz e dupolycarbonatecapacitor）都具有小的内部电感（internalinductance），是适当的选择，但是铝电解电容aluminumelectrolyticcapacitor）的内部电感通常比前者高得多作为电源解莲藕容量不合适。
图12。数字IC解藕容量的配置和布线
