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本文介绍了一种利用现代FPGA架构的先进性能管理PCB的复杂度的新方法，即减少PCB布线的混乱，减少设计的反转、再设计次数，可以减少层和元件的数量。另外，也概述了利用FPGA的柔性I/O特性来降低PCB制造成本的方法。
内置嵌入式处理器、DSP以及记忆体模块的高阶FPGA有代替ASIC整体的倾向。由于最新的FPGA元件能够使用多个通用I/O销来创建更宽的结构汇流排，所以能够加快编程时间，即使结构完成，这些销也能够作为通常的I/O销来使用。元件复杂度的增加意味着引脚数的增加，提高了将这些元件合并到PCB上的难度和成本。设计团队在使用这些新的可编程部件时，必须认真对待这个课题，以免影响产品的成本和发售时间。
销数超过1000FPGA会给电路板的设计带来很大的麻烦。对这样的多个销进行人工布局、布线非常低效，特别是FPGA设计稍微修正后，花费时间的电路基板设计就会反转。儘管销数增加，封装上的销间距依然不变，PCB上的针密度显著增加。伴随此的布线拥塞意味着许多PCB设计师必须具有关于高密度互连HDI制造过程的丰富经验。包含高数量的引脚FPGA元件PCB需要更多层的电路基板，基线每增加一层，制造成本为10%？增加20%。
理想的I/O标淮选择和配置必须考虑PCB的电特性。最新FPGA元件的高速串行I/O使FPGA和系统板之间的接口成为特别困难的问题。例如，数字Gb收发器（MGT）技术旨在显著缩短数据路径并显著提高吞吐量。但是，这些高速I/O带来了新的课题。设计师并不担心系统定时、上/下、串扰和正确的端到端，而是对介电损耗、趋肤效应和决定性/随机抖动问题和码间干扰的影响感兴趣。
数字Gb差分信号的信号劣化和衰减主要有以下三个原因：介电损耗（长度和板材的函数）、检修损失、连接器损失。根据特定实体位置，每个霍尔的损失是0.5dB到1dB，并且总损失裕度不是10dB到15dB。因此，许多FPGA制造商建议在FPGA周围放置数个Gb收发器，以避免在内部信号层中穿孔。FPGA根据制造商的标准要求，为了仔细校正这些信号差分阻抗，细心的重复计划是重要的。
为了进一步解决问题，FPGAI/0设计灵活。任何其他硅芯片技术都不能提供诸如FPGA元件之类的灵活接口特性。以往，因为电路基板设计和FPGA设计团队没有取得I/O设计同步，所以有很多PCB需要再设计的情况。具有I/O新功能的高引脚数元件显著增加了PCB制造成本和整体的发售时间，在这种情况下，这里推荐的解决方案可以超过FPGA和PCB设计过程之间的日渐宽的间隙。
传统突破
FPGA基于硬件描述语言采用设计流程，PCB采用原理图输入方法。对于复杂度低的元件，允许传统的流程，FPGA和PCB可以在不同的设计环境中分别设计。然而，这样的常规FPGA和PCB设计群组独立操作模式导致以下连续步骤：。
1.FPGA设计师定义设计顶层的模块，设定逻辑信号。
2.FPGA设计师FPGA在合成步骤锁定一些特殊的信号（时脉信号、专门的高速信号）。
3.FPGA供应商的布局布线软件将其他FPGA顶级信号自动分配到实体元件的销上，FPGA制作针脚映射文件。
4.FPGA组向PCB设计组发送引脚映射信息，库管理者创建FPGA元素的定义。
5.创建PCB设计师FPGA的符号，并将其引入PCB原理图设计中。
6.根据PCB的原理图进行PCB的布局布线。
FPGA为了将I/O设计数据传送到PCB过程，通常需要手动重新输入数据（步骤3和4之间）。各销有逻辑信号名、实心销号码、销方向、销组（销交换组）、FPGA构成部件的一般的销名、以及差分信号销对等等很多属性。这样，具有1000个销的构成部件意味着PCB库管理者需要无误地输入6000个数据。为了适应原理图用纸的大小，通常需要将高引脚数的符号分割成几个部分。创建和管理这些部分的符号需要几天到几周的时间。由于从各FPGA到信号引脚的映射关系的变更而引起的原理图连接的更新也同样是长而容易发生错误的过程。如果逻辑信号名和实体的引脚号在FPGA进程和PCB进程之间不同步，PCB中放置的FPGA可能无法正常工作。
在典型的FPGA布局布线过程中，因为布局布线需要lsquo，所以I/O设计将被修改。I/O自由分配rsquo；满足FPGA的定时限制条件。FPGA设计者必须采取锁定I/O设计的附加步骤。设计团队在PCB设计中集成高数量的引脚FPGA元件的成本非常高，所以在设计过程的初期经常锁定FPGA的I/O设计。I/O设计锁定在降低FPGA-PCB的综合维护成本的同时，也失去了减少PCB制造成本的机会。很多设计团队很早就锁定了I/O分配，PCB为了满足布线和性能要求，必须变更I/O的设计。这些设计组通常导致设计延迟，因为FPGA没有足够的淮河来有效地应对I/O的变化。
两个约束
约束条件可以分为FPGA约束和PCB布局约束这两个部分。FPGA约束条件包括应用于设计时间序列要件（时间序列限制）、构成部件的规模以及架构（布线限制）、以及I/O缓冲记忆体I/O标淮（I/O约束）。引入可配置I/O ASIC巨集单元意味着每个元件具有更灵活的灵活性并且可以支持更广泛的信号传输标淮，这导致相邻元件应该采用哪个标淮的限制。为了最大化这种灵活性，可以将元件信号分成若干I/O组，并且可以进一步复杂分配规则。每个约束影响I/O的分配。
在电路板设计中，最佳I/O分配取决于可用布线层的数量和元件在PCB上的方向（布线限制）。除了布线约束之外，PCB布局需要满足信号匹配性SI和整个系统设计的定时约束条件SI和定时约束。由于这些SI以及时间限制，基板上的走线长度、间隙以及其他固体参数受到限制，也会影响I/O端口的销位置。以下是可能影响I/O设计的制约。
*FPGA序列
*FPGA可接线
* FPGA I/O
*PCB可接线
*PCBSI以及定时
这些约束条件由不同的设计师（例如FPGA、PCB和SI管理，并且也影响相同的I/O分配过程，因此难以调整。
桥接器FPGA-PCB设计流程
FPGA设计者必须满足合成和布局约束以满足定时规定的要求，但是PCB设计师必须设计后端约束以满足系统级别的定时和SI要求。随着设计复杂度的增加，这些限制有可能在两个设计过程之间发生冲突。
首先必须解决的问题是加强两个设计团队之间的沟通。另一个重要问题是确保HDL、FPGA和PCB环境中使用的工具套件的一致性。基于语言的FPGAHDL描述被正确地描述为包含引脚分配数据的原理图符号，并且必须与PCB布局工具保持正确的链接。最后，这两个设计区域必须通过PCB上正确的FPGA销分配来维持同步，并用原理图符号和PCB外形仓库来表示。即使不同的设计团队使用完全不同的工具套装，也应该是那样。
例如，为了满足严格的发售时间目标，一个块PCB可以包括多个平行设计的高销数FPGA。每个FPGA包内引脚输出的变化必须连续地反馈到PCB原理图和布局设计仓库。PCB快速SI分析工具需要能够访问I/O收发器的验证模型。为了完全或满足高速序列要件PCB布线有时需要调整FPGA销输出。在这个双重跟踪过程中，FPGA设计师可以使用来自EDA供应商和FPGA供应商的工具。PCB设计师其他EDA可以使用供应商的工具，该工具不需要与FPGA工具供应商提供的工具相同。
最大的故障是FPGA将布局布线工具的结果传送到原理图以及PCB布局工具。如上所述，该过程可能需要1000个引脚以上的单个FPGA元素一周。平行FPGA？PCB设计随着过程的进行，引脚输出的变化（典型地4种类型63；6次）和完全自动FPGA工具的缺少PCB原理图符号和几何传输过程扰乱设计的进度。PCB设计如果系统能够理解FPGA的销交换和驱动规则，则PCB在环境中实现这些销的变化，FPGA能够自动反馈给工具。
为了确保准确的性能，需要PCB上包含实际布线的高速验证。随着Gb数量的高速信号的普及，FPGA供应商提供的设计套件必须包括正确的IBIS、Spice或VHDL-AMS模型。如果有这些模型和能够在GHz范围内进行信号解析的PCB验证工具，则可以充分验证整个设计SI和性能。
设计团队有可能分布在世界不同地区。这个在大规模的组织机构里经常能看到。这种情况下，需要使用嵌入式数据管理方法学，设计师们协力进行FPGA板上的合并，并追踪哪个设计师进行的修正。因此，使这两个工具套件一起工作的关键在于这两个过程中使用的工具之间的紧密接口。
如果设计团队能够在FPGAI/O设计阶段开始前端的合作，就一定能解除设计的反转。这对于适合于FPGA和PCB实施的独自的平行且交互的设计方法来说，最大限度地制作可布线的设计，是能够一次满足SI和定时要件的非常迫切的需求。明导资讯公司的I/O DeSIgner等新的集成系统设计工具提供了能够满足这些特殊需求的合作环境。
整合性、自动化、扩展性
大多数FPGAI/O设计在设计过程中产生逻辑抽象水平。实际上，为了促进PCB设计过程的完成，I/O设计必须在实体级进行。在设计过程中，如果在各个演示文稿中指定优先度，情况会更加复杂。
如果目标只是尽快完成电路板的原型，则引脚输出必须在设计过程中被早期固定。理想地，为了满足PCB约束条件并获得优化PCB，PCB布局设计师必须在PCB布局设计期间确定销的分配方案，同时自动完成所有FPGA约束。以往，I/O分配由FPGA供应商提供的布局布线工具自动进行，很少考虑PCB的要件。然而，随着PCB的复杂度的增加，该过程需要得到设计团队的认真管理。因此，当前典型的设计过程是在组合和布局布线过程之前定义这些前端约束。一般来说，这些介绍是在特殊的工具介绍文件中定义的，直接传递到合成工具上，然后传送到布局布线工具上。ASCII当通过约束文件定义约束条件时，设计师要求在分配I/O端口之前FPGA理解I/O引脚的细节和分配规则FPGAI/O约束。这个工作一般是由FPGA设计师来做的，但是因为不太清楚PCB版图的详细内容，所以不能优化这个部分的设计。
I/O设计过程是在将所选择的FPGA连接到电路板上的所有外围元件时优化销分配的第一步。I/O DeSIgner可以解决这个问题。为了最终确定电路板优化过程，I/O DeSIgner管理和控制PCB布局设计过程中的销交换，并且确保这些交换不会破坏FPGA技术规则。I/O DeSIgner可以以特别的方式贯穿整个设计过程，包括从顶层HDL到PCB级的符号，甚至FPGA布线工具的布局所需的实体引脚信息。布局配线、PCB原理图及布局工具所生成的任意FPGA修正可作为背景。因此，这样的工具可以向设计HDL和FPGA实体中实现的数字工程师和使用元件符号的电路基板设计师提供集中统一的环境。这有以下三个优点。
整合性。每次设计师改变引脚输出时，该变化应该自动传递到FPGA设计中使用的其他设计工具。PCB设计师在决定更换两个销的情况下，该交换还影响FPGA的内部布线。I/O DeSIgner能够保证FPGA和PCB的流程一致。作为数据管理工具，监视各进程，管理发生的所有变化。可以跟踪PCB的引脚交换，并立即修改相关文件。I/O DeSIgner根据HDL设计和销I/O分配过程FPGA生成布局布线约束，并遵循lsquo。后布线rsquo；引脚数据创建所需符号、原理图和层级关系。
自动化FPGA布局布线过程的自动化、时序和I/O约束的管理相对容易。然而，PCB由于考虑到许多可变因素，布局设计过程的全自动化是困难的。PCB在布局设计过程中，设计师必须考虑整个电路板的布线，并且避免破坏任意定时、SI和可布线线性约束条件。因此，为了在电路板上集成FPGA而设计的工具需要将重点放在FPGA约束管理的自动化上，并且需要设计师在PCB布局设计中集中于执行lsquo。自动完成很困难。的任务。这样的工具需要包含Altera、Actel、Xilinix等供应商提供的包含必要构成部件信息的程序库，制约被顺利实现，FPGA、PCB设计程序内的所有工具需要良好的整合。I/O DeSIgner可以利用I/O设计信息自动生成所需的符号和原理图，并在修改I/O分配时维持这些原理图。当变化来自FPGA侧时，原理图可以通过简单的更新PCB向布局工具传递变化。
扩展性。一般在设计阶段再选择更大规模或更小的构成部件。FPGA元件的每个引脚具有如上所述FPGA可以被定义为I/O约束的特殊属性，因此设计师在分配I/O引脚时需要考虑向更大或更小规模的元素转移的可能性。如果有I/O DeSIgner，设计团队决定不需要重新分配I/O，而切换到更大或更小FPGA。如果I/O设计发生变更，可能会重新设计追加的电路板，因此有必要避免这样的操作。
FPGA灵活运用
现代FPGA架构包含可编程的I/O，可支持50多种不同I/O标淮。通常多使用的是单端和低电压差分信号LVDSI/O标淮。FPGA）I/O设计是可变的，但是它们的柔软性也有一定的限制。现代FPGA元件架构将引脚集分组成lsquo。镊子pin-bankrsquo。在相同的引脚组中，引脚共享若干共同的特性，例如参考电压，因此通常可以交换。但是，不同的销组内的销可能会被指定为不适合I/O标淮，因此可能会引起不同的情况。
PCB为了满足互连性能要求或PCB布线性要求，一种情况可能需要PCB设计师I/O引脚的修改FPGA。另一种情况是，第一个引脚的变化在不同I/O标淮的同时带来存在的问题，将现有信号转移到新的引脚组。最后的情况是，在之前的情况下重新配置的信号带来不同I/O标淮同时存在的问题，使现有的信号转移到新的销组。
LVDS信号线对主要用于高速信号传输，此时SI问题显著。FPGA如果元件的一个信号被分配给LVDSI/O标淮，则该FPGA信号需要被使用在FPGA封装的两个销上。LVDS消息改善PCB的性能，但也产生附加约束。LVDS线对必须：1）长度差plusmn；10%以内2）在整个线对上保持一定的间隔差分。
FPGA逻辑信号过多LVDSI/O标淮导致使用具有较大且更多销的FPGA包。不采用LVDSI/O标淮意味着很多产品设计团队无法接受，产品的性能受到限制。容易从单个引脚到双引脚I/O标淮（或反之）的改变能力可以使用整个设计团队中最小的LVDSI/O信号来满足系统性能约束条件。总之，通过将LVDS的使用抑制到最小限度，能够降低PCB制造的复杂性和成本。
在I/O DeSIgner等工具中加入I/O镊子规则PCB设计师的话，通过直观地容易使用GUI学会，可以释放PCB设计师的精力，开阔视野，更有效地参加FPGAI/O设计流程。FPGA掌握I/O的平行FPGA和PCB的组设计，在实现FPGA和PCB设计过程中的实体合并的自动化后，设计组能够充分利用FPGAI/O的柔软性PCB减少布线的混乱。如果认真检查现代FPGA架构及其用途，会发现很多有趣的事实。
*同样的镊子容易更换销。
*设计中的同一汇流排内的信号一般分配给同一个销组（充分利用销的交换性）。
*镊子不代表设计中的汇流排信号的最佳固态设计。（如从图3可知，若使用相同的镊子，则汇流排信号被强制在PCB上交叉）
通常，通过有效地使用多个镊子，能够实质上优化FPGA的I/O，除去汇流排的交叉信号，减少制造PCB所需的信号层的数量，能够实现成本削减的目的。
随着当前高速、高门数、高引脚数FPGA的出现，FPGA设计的唯一永恒主题是不断发生的变化，包括用于满足时序和损失要求的互连电平的变化以及FPGA自身的内部引脚分配阶段的变化。FPGA）设计的高度柔软性对于电路板设计师来说可能是最大的噩梦。FPGA今天FPGA提供的大的柔软性和强大的功能，为了不成为PCB实现的潜在障碍，需要明智地检查现有技术。诸如I/O DeSIgner之类的工具可以实现PCB布局和验证所需的原理图连接的自动化，记住哪个信号连接连接连接到哪个元件销，并指示这些销如何映射到原来的电路基板电平汇流排结。通过正确的软件工具和FPGA和PCB设计平行路径的紧密合作，FPGA设计和实现的进度可以节省lsquo。周rsquo;数量级的时间会显著降低整体成本。
